第192章 团队攻14nmFinFET

  “陈默，我们现在的首要目標是『能造出来、能量產』。14nm工艺对我们而言，是从0到1的生死线，不是和巨头在极限性能上赛跑的舞台。先解决有无，再谈优劣。等良率稳定了，我们可以通过架构优化、甚至下一代工艺把性能追回来，但良率上不去，一切都是空谈。”

  梁志远拍了拍陈默的肩膀：

  “章博士说得对。用duv走多重图形，本身就是逆流而上，我们必须学会妥协，在性能、功耗、良率这个『不可能三角』里，找到属於我们自己的最佳平衡点。”

  陈默深吸一口气，点了点头，立刻转身投入到仿真参数的调整中。实验室里再次只剩下键盘敲击声和伺服器风扇的嗡鸣。

  几个小时后，新的仿真结果出来了：漏电率下降至標准范围內，互联延迟通过优化c-cis传输协议，压缩到了3.2纳秒，良率仿真数据定格在42%。

  “有进展！”

  团队里响起一阵压抑的欢呼。梁志远却不敢放鬆：

  “42%还不够，距离量產所需的60%良率还有巨大差距。我们必须找到影响良率的关键瓶颈。”

  他打开良率分析系统，调出电晶体失效分布图，屏幕上红色的失效热点，如同刺眼的警告，主要集中在cpu核心的柵极区域和芯粒互联的微焊盘处。

  “柵极区域的失效，根子在光刻胶。”

  一位工艺工程师分析道，

  “我们现在用的国產光刻胶，在14nm节点的线宽均匀性和边缘粗糙度上，经过三次曝光后，还是差了口气。”

  “互联焊盘的问题，在於duv多重图形导致的层间对准误差累积。”

  另一位封装专家补充，

  “每次曝光都有纳米级的偏差，叠加上去，焊盘的共面性就超標了，直接影响信號完整性和连接可靠性。”